Wie konvertiert man 8 Bit in 16 Bit in VHDL?

Question

Ich habe ein Eingangssignal von ADC-Wandler, der 8 Bits ist (std_logic_vector(7 downto 0)). Ich muss sie in ein 16-Bit-Signal (std_logic_vector(15 downto 0) für 16-Bit-Signalverarbeitung in das 16-Bit-System konvertieren.

Answer 1

Wenn der 8-Bit-Wert interpretiert wird, als (2-Komplement) unterzeichnete, dann ist die allgemeinen und Standard VHDL-Umwandlungsverfahren sind die IEEE numeric_std Bibliothek zu verwenden:

library ieee; 
use ieee.numeric_std.all; 

architecture sim of tb is 
    signal slv_8 : std_logic_vector(8 - 1 downto 0); 
    signal slv_16 : std_logic_vector(16 - 1 downto 0); 
begin 
    slv_16 <= std_logic_vector(resize(signed(slv_8), slv_16'length)); 
end architecture; 

So wird zuerst der std_logic_vector umgewandelt Bei einem vorzeichenbehafteten Wert wird die Größenänderung angewendet, wodurch der vorzeichenbehaftete Wert erweitert wird. Das Ergebnis wird schließlich zurück in std_logic_vector konvertiert.

Die Konvertierung ist ziemlich lang, hat aber den Vorteil, dass sie allgemein ist und auch dann funktioniert, wenn die Ziellänge später geändert wird.

Das Attribut ‚Länge gibt einfach die Länge des slv_16 std_logic_vector, also 16.

Für unsigned Darstellung anstelle von signierten, kann es statt signed, also mit diesem Code unsigned erfolgen:

slv_16 <= std_logic_vector(resize(unsigned(slv_8), slv_16'length)); 

Answer 2

architecture RTL of test is 
    signal s8: std_logic_vector(7 downto 0); 
    signal s16: std_logic_vector(15 downto 0); 
begin 
    s16 <= X"00" & s8; 
end; 

Answer 3

der Vollständigkeit halber noch eine weitere Möglichkeit, die gelegentlich nützlich ist:

-- Clear all the slv_16 bits first and then copy in the bits you need. 
process (slv_8) 
begin 
    slv_16 <= (others => '0'); 
    slv_16(7 downto 0) <= slv_8; 
end process; 

habe ich nicht Ich musste dies für Vektoren tun, an die ich mich erinnern kann, aber ich hatte das unter komplexeren Umständen nötig: Das Kopieren von nur ein paar relevanten Signalen in eine größere, komplexere Aufzeichnung war einmal.

Answer 4

Diese übernimmt die Umwandlung ohne die Breiten der Nullen, wenn entweder std_logic_vector Änderungen zu bearbeiten:

architecture RTL of test is 
    signal s8: std_logic_vector(7 downto 0); 
    signal s16: std_logic_vector(15 downto 0) := (others => '0'); 
begin 
    s16(s8'range) <= s8; 
end;