über Ausgabelogik für einfache FSM

Question

Das folgende ist eine einfache Verilog Beispiel über einen D-FF mit Synchronfreigabe

module d-ff-en_2seg 
(
input wire clk,reset, 
input wire en, 
input wire d, 
output reg q 
); 
    // signal declaration 
    IU reg r_reg, r_next; 
    // body 
    // D FF 
    always @(posedge clk, posedge reset) 
     if (reset) 
      r_reg <= 1'bO; 
     else 
      r_reg <= r_next; 
    // next-state logic 
    always @* 
     if (en) 
      r_next = d; 
     else 
      r_next = r_reg; 
    // output logic 
    always @* 
     q = r_reg; 
endmodule 

Meine Frage ist, warum wir die Ausgangslogik hier brauchen? Können wir es ignorieren? Definieren Sie einfach r_reg als Ausgabe-ID?

Answer 1

In Verilog ist es völlig legal und üblich, DFFs als Ausgänge zu verwenden.

In VHDL ist es unzulässig, von Ausgangssignalen zu lesen. http://vhdl.renerta.com/mobile/source/vhd00051.htm

Also in diesem Fall die Zeile "r_next = r_reg;" könnte illegal sein, wenn Sie diese Zeile in VHDL umgewandelt haben und r_reg eine Ausgabe war.

Aus diesem Grund bestehen die RTL-Kodierungsrichtlinien, die sowohl für Verilog als auch für VHDL konsistent sein sollen, darauf, dass alle Ausgänge in einem separaten Abschnitt "Ausgangslogik" zugewiesen werden. Dies würde (ein wenig) helfen, wenn Sie den Code in VHDL neu schreiben wollten.