Verilog reg Zuordnung zum Teil einer anderen reg

Question

ich Verilog mit ModelSim verwende und ich erhalte die folgenden Fehler, wenn ich versuche reg Variablen auf verschiedene Teile eines anderen reg Variablen zuzuweisen:

** Error: Range width must be greater than zero. 
** Error: Range width must be constant expression. 

hier ist der entsprechende Code :

integer f; //zd, qd, R and Q are regs 

    always @ * begin 
    f = 52 - zd; 
    R = qd[f +:0]; 
    Q = qd[63 -:f+1]; 
    end 

I R qd möchte (von 0 bis f) und Q (der Rest), QD (von f + 1 bis 63) aufzunehmen. Wie es geht? Vielen Dank.

Answer 1

Was Sie tun möchten, ist nicht legal in Verilog 2001

Wie Ihre Warnung sagt, Range width must be constant expression, das heißt Sie nicht mit variabler Länge Teil wählt haben.

Sie haben können Länge Teil auswählen befestigt, dass der Ausgangspunkt variiert (dh wählen 8 Bits von f beginnend), aber die Syntax für das heißt das:

vector_name[starting_bit_number +: part_select_width] 
vector_name[starting_bit_number -: part_select_width] 

In Hardware die Größe eines Busses sein muß eine feste Größe, Sie können die Anzahl der Drähte in Silizium nicht ändern, basierend auf dem Inhalt eines Registers :)