Wie verbinde ich den Ausgang eines Moduls mit seinem Eingang?

Question

Wie kann in SystemVerilog festgestellt werden, dass einer der Ausgänge des Moduls direkt mit einem seiner Eingänge verbunden ist?

Kommt es auf die verwendete Modellierungsebene an? Wenn ja, was ist der richtige Weg für die Switch-Ebene?

module abc (input in1, in2, output out1, out2, out3); 

// out3 needs to be directly connected to in1 
// ... 

endmodule 

Answer 1

Es gibt eine Reihe von Möglichkeiten, dies zu tun. Aber nicht alle nachgelagerten Werkzeuge wie synthetische physikalische Werkzeuge können dies unterstützen.

Dies ist so, wie es in SystemVerilog zu tun

module abc (input in1, in2, output out1, out2, out3); 
// out3 needs to be directly connected to in1 
// ... 
alias out3 = in1; 
endmodule 

In Verilog

module abc (input .in1(sig), in2, output out1, out2, .out3(sig)); 
wire sig; 
// out3 needs to be directly connected to in1 
// ... 
endmodule