Wie gestalte ich einen 64 x 64-Bit-Array-Multiplikator in Verilog?

Question

Ich weiß, wie man einen 4x4 Array-Multiplikator entwickelt, aber wenn ich der gleichen Logik folge, wird die Codierung langweilig.

• 4 x 4 - 16 Teilprodukte
• 64 x 64 bis 4096 Partialprodukte.

Zusammen mit 8 Volladdierer und 4 Halbaddierer, Wie viele Volladdierer und Halbaddierer kann ich für 64 x 64-Bit benötigen. Wie reduziere ich die Anzahl der Teilprodukte? Gibt es einen einfachen Weg, um das zu lösen?

Answer 1

Wenn tediously ein sich wiederholendes Muster Codierung sollten Sie eine Anweisung erzeugen anstatt:

module array_multiplier(a, b, y); 

parameter width = 8; 
input [width-1:0] a, b; 
output [width-1:0] y; 

wire [width*width-1:0] partials; 

genvar i; 
assign partials[width-1 : 0] = a[0] ? b : 0; 
generate for (i = 1; i < width; i = i+1) begin:gen 
    assign partials[width*(i+1)-1 : width*i] = (a[i] ? b << i : 0) + 
            partials[width*i-1 : width*(i-1)]; 
end endgenerate 

assign y = partials[width*width-1 : width*(width-1)]; 

endmodule 

Ich habe dieses Modul überprüft den folgenden Test-Bank mit: http://svn.clifford.at/handicraft/2013/array_multiplier/array_multiplier_tb.v

EDIT:

Da @Debian nach einer Pipeline-Version gefragt hat - hier ist es. Diesmal mit einer for-Schleife in einer Immer-Region für den Array-Teil.

module array_multiplier_pipeline(clk, a, b, y); 

parameter width = 8; 

input clk; 
input [width-1:0] a, b; 
output [width-1:0] y; 

reg [width-1:0] a_pipeline [0:width-2]; 
reg [width-1:0] b_pipeline [0:width-2]; 
reg [width-1:0] partials [0:width-1]; 
integer i; 

always @(posedge clk) begin 
    a_pipeline[0] <= a; 
    b_pipeline[0] <= b; 
    for (i = 1; i < width-1; i = i+1) begin 
     a_pipeline[i] <= a_pipeline[i-1]; 
     b_pipeline[i] <= b_pipeline[i-1]; 
    end 

    partials[0] <= a[0] ? b : 0; 
    for (i = 1; i < width; i = i+1) 
     partials[i] <= (a_pipeline[i-1][i] ? b_pipeline[i-1] << i : 0) + 
       partials[i-1]; 
end 

assign y = partials[width-1]; 

endmodule 

Beachten Sie, dass bei vielen Synthese-Tools ist es auch möglich ist, nur (Breite) in Registerstufen nach dem Nicht-Pipeline-Addierer und lassen Sie die Werkzeuge registrieren Pass Balancing tun, um die Pipeline-Verarbeitung.