if-Anweisung in VHDL

Question

ich eine Frage über die if-Anweisung in VHDL habe, siehe Beispiel unten ;-)

signal SEQ : bit_vector(5 downto 0); 
signal output: bit; 
    ------- 

    if(SEQ = "000001") and (CNT_RESULT = "111111") then 
     output<= '1'; 
     CNT_RESET <= '0'; 
     else output<='0'; 
    end if; 

und ich: die if-Anweisung illegal ist und dass „Output“ hat mehrfach Quellen. irgendwelche Ideen

Answer 1

Ich nehme an, die if Aussage ist nicht in einem Prozess? Sie können nur if Anweisungen innerhalb eines Prozesses verwenden. Für eine ähnliche Funktionalität außerhalb eines Prozesses können Sie when verwenden:

output <= '1' when (SEQ = "000001") and (CNT_RESULT = "111111") else 
      '0'; 

CNT_RESET <= '0' when (SEQ = "000001") and (CNT_RESULT = "111111") else 
      '1'; 

Answer 2

Sie sind wahrscheinlich eine IF-Anweisung in der Architektur Körper verwendet (die eine gleichzeitige Region ist). Das ist illegal. Sie benötigen einen Prozess um es zu setzen, so dass es in einer sequentiellen Region (Code nicht getestet!):

process(seq, CNT_RESULT) 
    if(SEQ = "000001") and (CNT_RESULT = "111111") then 
     output<= '1'; 
     CNT_RESET <= '0'; 
     else output<='0'; 
    end if; 
    end process;