Warum wartet mein D Flip Flop nicht auf die positive Flanke der Uhr?

Question

Wie ich gewusst habe, tastet D-Flipflop seinen Eingangswert bei jeder positiven Flanke der Uhr ab.

So wird es eine 1-Zyklus-Verzögerung erzeugen. Recht?

Aber warum erzeugt mein D-Flipflop keine 1-Zyklus-Verzögerung?

  module flipflop(
      input clk, 
      input rstn, 
      input [7:0] i_data, 
      output reg [7:0] o_data 
     ); 

      always @(posedge clk) begin 
        if (~rstn) begin 
          o_data <= 0; 
        end 
        else begin 
          o_data <= i_data; 
        end 
      end 
     endmodule 

     module test; 
      reg clk; 
      reg [7:0] i_data; 
      reg rstn; 
      wire [7:0] o_data; 

      initial begin 
        clk = 0; 
        rstn = 1; 
        i_data = 0; 
        #20; 
        rstn = 0; 

        #30; 
        rstn = 1; 
        #20; 
        i_data = 8'hFA; 
        #20; 
        i_data = 8'hF0; 
        #20 
        i_data = 8'hF1; 
        #20 
        #10 $finish; 
      end 

      always #10 clk = !clk; 

      flipflop flipflop(
        .clk (clk), 
        .rstn(rstn), 
        .i_data(i_data), 
        .o_data(o_data) 
      ); 

      initial begin 
        $dumpfile("flipflop.vcd"); 
        $dumpvars(); 
      end 
     endmodule 

hier Meine D-Flip-Flop-Funktionen wie eine kombinatorische Schaltung.

Answer 1

Der Simulator wahrscheinlich so etwas wie dies zu tun ist:

 initial begin 
       clk = 0; 
       rstn = 1; 
       i_data = 0; 
       #10; 
       clk = !clk; 
       #10; 
       rstn = 0; 
       clk = !clk; 

       #10; 
       clk = !clk; 
       #10; 
       clk = !clk; 
       #10; 
       rstn = 1; 
       clk = !clk; 
       #10; 
       clk = !clk; 
       #10 
       i_data = 8'hFA; //Input updated 
       clk = !clk;  //Clock event 
           //o_data assigned here 
       #10; 
       clk = !clk; 
       #10; 
       i_data = 8'hF0; 
       clk = !clk; 
       #20 
       i_data = 8'hF1; 
       #20 
       #10 $finish; 
     end 

Da die Taktereignis auftritt von in jedem Zeitschritt zuletzt Ihre Testbench, es sieht so aus, als ob der Flop sofort zugewiesen wird. Sie möchten wahrscheinlich, dass Ihre Testbench völlig außer Kontrolle geraten ist, so dass Martys Vorschlag, @ (posedge ...) zu verwenden, dies erreichen wird. Sie könnten Ihre Aufgaben auch einfach ganz am Anfang verzögern:

 initial begin 
       clk = 0; 
       #1; 
       rstn = 1; 
       i_data = 0; 
       #20; 
       rstn = 0; 

       #30; 
       rstn = 1; 
       #20; 
       i_data = 8'hFA; 
       #20; 
       i_data = 8'hF0; 
       #20 
       i_data = 8'hF1; 
       #20 
       #10 $finish; 
     end 

Answer 2

Sie haben mit den Feinabstimmungen im Verilog-Simulator-Event-Scheduling mithalten können! Das Ändern der Datenzuweisungen, um nicht blockierende Zuweisungen zu verwenden, ist wahrscheinlich die einfachste Lösung.

#20; 
i_data <= 8'hFA; 
#20; 
i_data <= 8'hF0; 
#20 
i_data <= 8'hF1; 
#20 

Was in Ihrer ursprünglichen Version passiert ist, dass die Uhr und die Eingabedaten zur gleichen Zeit geplant wurden. Da der Simulator nur eine Sache gleichzeitig ausführen kann, muss er entscheiden, ob er zuerst die Uhr oder die Daten ändern wird. Es änderte zuerst die Daten, so dass, wenn die Taktflanke kommt, die Eingabedaten bereits auf den nächsten Wert gewechselt haben, so dass es aussieht, als würden die Daten durch das FF gleiten.

Nichtblockierende Zuweisungen (<=) werden nach der Ausführung aller blockierenden Zuweisungen (=) geplant. Wenn die Datenzuweisungen nicht blockiert werden, wird sichergestellt, dass sie nach den blockierungszugeordneten Taktflanken auftreten.

Eine andere Möglichkeit, die Dinge neu zu schreiben, wäre zu arbeiten:

initial begin 
    @(posedge clk) i_data = 8'hFA; 
    @(posedge clk) i_data = 8'hF0; 
    @(posedge clk) i_data = 8'hF1; 
end