Was ist >>> Symbol in Verilog?

Question

Darf ich wissen, was ist dieses Symbol >>> in Verilog. Wann sollte ich es benutzen? Vielen Dank!

beispiels

always @(posedge Clock) begin 
    if (Clear) begin 
    a < = c>>>8; 
    b < = d>>>16; 
    end 
end 

Answer 1

Es ist eine arithmetic right shift operator (Seite 19-20 des Links sehen). Es ist der umgekehrte Fall von Java (Java >> ist arithmetische Rechtsverschiebung, während >>> logische Verschiebung ist).

arithmetische Rechtsverschiebung Fall zu behandeln, wenn die Zahl rechts verschoben positiv/negativ mit diesem Verhalten ist:

Umschalt rechts angegebene Anzahl von Bits mit dem Wert des Vorzeichenbits zu füllen, wenn Ausdruck signiert ist, füllen othewise mit Null

Zur Veranschaulichung, wenn Sie signed Ausdruck mit Wert haben, sagen so:

1000 1100 
--------- >>> 2 
1110 0011 //note the left most bits are 1 

Aber für unsigned:

1000 1100 
--------- >>> 2 
0010 0011 

Die Linke wird mit 0 gefüllt werden.