Wie kann ich Audio Stream-Eingang als Binärzahl für AES-Verschlüsselung in Verilog erhalten?

Question

Ich mache ein Projekt, in dem ich den Code für AES-128-Verschlüsselungsalgorithmus in Verilog mit einem festen Eingang (128-Bit) geschrieben habe, jetzt möchte ich Audio-Stream als Binärzahl und verwenden Sie für die Eingabe von AES-Verschlüsselung Algorithmus. Was wäre der beste Weg, das zu tun?

Answer 1

Wie in Abbildung gezeigt, schließen Sie Ihre Quelle von Audio-auf-ADC, Abtastfrequenz Stellen wie im folgenden beschrieben,

F_sample >= 2 x Fmax_audio (Nach Nyquist Criteria)

, die auf ADC zugeführt werden.

Geben Sie einen um 90 Grad verschobenen Takt an das FPGA, um die digitalen Daten vom ADC zu speichern.

Jetzt haben Sie Ihre Daten an Bord, verwenden Sie es in AES-Algorithmus.

Sie können einen umgekehrten Prozess zum Lautsprecher durchführen.

• 180-Grad-Phasenverschiebung kann auch verwendet werden, je nach Einstellung und Zeit halten.

Edit:

Es gibt einen Grund, warum 90-Grad-Phasentakt auf FPGA-Board verschoben, wenn wir 90 Grad Phasentakt verschoben verwenden dann wird es die Daten auf die Hälfte der positiven Niveau Abtasten, so können wir vermeiden die Fehlprobe. Siehe Bild, bei 90 Grad ist es auch stabil, wir können auch 180 Grad verwenden.