Ich habe einen einfachen Zähler von 0 bis 255 in VHDL implementiert. Es funktioniert wie erwartet auf der FPGA-Platine, aber wenn ich es in Modelsim simuliere, wird der Zähler nicht hinzugefügt, wenn ich erzwinge key(0)
zu ändern. Irgendwelche Gedanken?Zähler wird nicht inkrementiert, wenn Signaländerungen gesteuert werden
library IEEE;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
ENTITY PROC_TEST IS
PORT(
CLOCK_50: IN STD_LOGIC;
KEY: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
LEDR: OUT STD_LOGIC_VECTOR(9 DOWNTO 0)
);
END PROC_TEST;
ARCHITECTURE MAIN OF PROC_TEST IS
SIGNAL COUNTER: INTEGER RANGE 0 TO 255;
BEGIN
LEDR(7 DOWNTO 0)<= STD_LOGIC_VECTOR (TO_UNSIGNED(COUNTER,8));
PROCESS (CLOCK_50)
BEGIN
IF (KEY(0)'EVENT AND KEY(0) = '0')THEN
COUNTER<=COUNTER + 1;
END IF;
END PROCESS;
END MAIN;
Ich verschönerte Ihren Code und verbesserte Ihren Text, hoffe, es war in Ordnung. Laden Sie die Seite einfach in Ihren Browser oder klicken Sie auf den Hinweis über Ihrer Frage. –
danke, ich konnte die Änderungen nicht sehen, die Sie gemacht haben. – luffyKun