verilog

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Verilog Erstellen einer Teilung durch zwei Zähler aus D Flip Flops funktioniert nicht

Ich habe eine funktionierende DFF unter dem Modul unten. d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); jedoch, wenn ich den "D" Eingang zu "Qn" switch - einen Devide-by-2-Zähler zu machen - der Prüf

verilog fpga test-bench 2016-03-20

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Verilog-Modul für ALU aber funktioniert nicht richtig

Ich versuche, ALU für Verilog aufzuschreiben. Und es gibt mehrere Fehler, die ich erfahre. Vor allem hier ist mein Code: module yAlu(z, ex, a, b, op); input [31:0] a, b; input [2:0] op; output [31

verilog iverilog 2016-03-21

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Zugreifen auf Register abhängig von ihrer Adresse

Kennt jemand den Code Verilog, um einzelne Register aus der Registerliste abhängig von der Adresse des Registers auszuwählen. Für Beispiel +------+--------------+---------+ | Name | Offset_value |

verilog 2016-03-21

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2-dimensionale Drahtmatrix in Verilog definieren

Hier ist ein einfacher Code zum Definieren zweidimensionaler Drähte in Verilog. module test(a, b, c); input [63:0] a; input [63:0] b; output [63:0] c [63:0]; endmodule Wenn ich den

arrays verilog 2016-03-21

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fscanf für lange Binärzeichenfolgen in Verilog

Ich mache ein Verilog-Programm, das Zeilen von 77-Bit-Binärzeichenfolgen aus einer Eingabedatei lesen muss. Die Eingabedatei wird so formatiert, dass es sich um eine Zeichenkette aus 77 1 und 0 gefolg

verilog scanf 2016-03-21

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Wertänderungen basierend auf clk funktioniert nicht für Zufallszahlen

Ich bin Codierung, die den Wert von 'd' in 'z' setzen, wann immer 'clk' in '1' geändert wird. Zum Beispiel clk=0 d= 15, z= x clk=1 d= 20, z= 20 clk=0 d= 25, z= 20 clk=1 d= 30, z= 30 es a

verilog system-verilog iverilog 2016-03-22

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parallele Ausführung mehrerer Module in Verilog

IN VERILOG, Ich möchte mehrere Multiplikator "Module" parallel ausführen. Wie mache ich das? und ich möchte diese Module auch ausführen, wenn sich mindestens einer meiner Eingänge ändert. Ich kann daf

verilog 2016-03-22

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Verwenden von 2 verschiedenen 7-Segment-Anzeige, um einen 4-Bit 0 bis 15 Zähler anzuzeigen

Ich versuche, einen 4-Bit-Zähler auf 2 verschiedenen 7-Segment-Anzeige auf dem Basys 3 FPGA anzuzeigen. Das basys 3 fpga verfügt über 4 verschiedene 7-Segment-Displays mit verschiedenen Anoden, aber g

verilog 2016-03-23

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Fehler in der Funktionsbewertung

module ff(fv,a,b,c); output [9:0]fv; input [4 : 0] a,b,c; reg [4 : 0] x[9 : 0]; reg [9 : 0] np[9 : 0]; reg [4:0] newpop; reg [4 : 0] y; genvar i; initial begin x = { 4, 7, 2, 5, 4, 5,

verilog 2016-03-23

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Speichercodefehler in Verilog

Ich schreibe Verilog Programmspeicher Transfer zum Temp zu simulieren, aber ich habe eine Menge Fehler, bitte helfen Sie. wire [64:0] temp,mem [0:256]; wire [15:0] w0, w1, w2, w3; wire [7:0] block

verilog 2016-03-24

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