verilog

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definieren Mehrzeichen Klammern in Emacs

In Verilog anbei erhalten Sie Codeblöcke zwischen den Wörtern ‚begin‘ und ‚end‘ wie folgt aus: if(foo) begin x <= 1'b0; y <= 1'b0; end else begin x <= x_d; y <= y_d; end Gibt e

emacs verilog parentheses 2012-05-17

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Synthese von `always` Blöcken

Die Verilog Golden Reference Guide auf Seite 12 warnt vor unsynthetischen always Blöcken und gibt Templates an, die befolgt werden müssen, um die Wahrscheinlichkeit zu verringern, dass unsynthetisierb

verilog 2012-04-02

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Genaue Regeln, um zu bestimmen, was Verilog-Tool synthetisierbaren ist

ich die IEEE-Standard Verilog Hardware Description Language lese (speziell IEEE Std 1364-2001), die eindeutig definiert und diskutiert simulierbar Verilog. Leider berührt das Dokument nicht den Begrif

verilog 2012-04-05

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Verilog, FPGA, Verwendung eines vereinheitlichten Registers

Ich habe eine Frage zu dem, was mir seltsam Verhalten eines AGC/SPI-Controllers, an dem ich arbeite, scheint. Es wurde in Verilog erstellt und zielt auf ein Xilinx Spartan 3e FPGA ab. Der Controller i

verilog fpga cpu-registers xilinx fsm 2012-04-05

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Hardware inspirierte Schleife. Unsinn?

Neulich habe ich in Verilog einen coolen Trick gelernt. Wenn Sie wiederholt etwas tun müssen. Sie könnten ein Schieberegister verwenden, um die Anzahl der Inkrementierungen zu zählen. Verschieben Sie

c performance loops embedded verilog 2012-05-25

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Verilog reg Zuordnung zum Teil einer anderen reg

ich Verilog mit ModelSim verwende und ich erhalte die folgenden Fehler, wenn ich versuche reg Variablen auf verschiedene Teile eines anderen reg Variablen zuzuweisen: ** Error: Range width must be gre

verilog 2012-04-06

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Simulieren von MIPS-Prozessor auf FPGA mit Verilog

Ich versuche, einen einfachen MIPS-Prozessor auf einem FPGA mit Verilog zu simulieren. Hier ist mein Code: module MIPS_Processor(output reg[7:0] LEDs, input[7:0] Switches); reg [31:0] memory[0:40

simulation mips verilog fpga hdl 2012-04-08

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Algorithmus für die Restoperation in Verilog, der in einem einzigen Taktzyklus ausgeführt wird

Alle Links zu Literatur, die den Algorithmus diskutieren, würden ausreichen. Ich arbeite an einem Verilog-Code in Xilinx. Es verwendet den integrierten% -Operator von Verilog. Das Problem ist, dass% n

algorithm numbers verilog modulo xilinx 2012-04-10

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Was bedeutet "x00000x0000x000x" in Verliog?

Ich arbeite an einem Xilinx-Modul, und während der Simulation nimmt einer meiner Drähte den Wert "x00000x0000x000x". Was bedeutet das?

verilog xilinx 2012-04-12

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über Ausgabelogik für einfache FSM

Das folgende ist eine einfache Verilog Beispiel über einen D-FF mit Synchronfreigabe module d-ff-en_2seg ( input wire clk,reset, input wire en, input wire d, output reg q ); // signal declar

verilog 2012-04-15

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